imec公布技术蓝图 0.3纳米技术 2038年实现

半导体重量级研究机构比利时微电子研究中心（imec）公布2026制程技术蓝图，预计2038年将可实现0.3纳米等级的制程技术，并点名互补式场效应管（CFET）结构将是迈入更先进世代制程技术的关键。

上述imec技术蓝图是由台积电、英特尔、辉达、超微、三星与艾司摩尔等业者共同参与制定，呈现芯片制造在接下来多年的挑战与规画进程。业界预期，imec揭露最新制程技术蓝图，意味摩尔定律将持续推进，台积电也已开始投入CFET结构晶体管，持续领先业界，产业龙头地位难以撼动。

外媒报导，目前半导体制程进展已达2纳米等级，晶体管闸极接触间距（CPP）约为48纳米，后续演进到A14等级制程时，CPP预期会缩小至45纳米。

不过，2030年发展至A10制程（约1纳米）之后，CPP将固定在42纳米。这揭示了传统定义的摩尔定律会遭遇挑战，通过不断横向缩小CPP来提高晶体管密度的方法将到达极限。

imec揭露未来的关键转折点之一，可能是2033年量产的0.7纳米等级制程，到时候可能转向采用CFET架构，也就是把n型晶体管与p型晶体管进行垂直堆栈，取代传统的并排配置。

这项架构将使得晶体管微缩增加第三维度，可更有效率地运用空间。未来晶体管密度持续提升可能要靠降低单元高度与垂直集成来达成。

如此一来，CFET将成为继鳍式场效应管（FinFET）、环绕式闸极晶体管（GAA）之后，下一个半导体晶体管结构主流，要把n型晶体管与p型晶体管进行垂直堆栈，取代传统的并排配置。

台积电已超前部署CFET相关技术，并曾在今年台湾技术论坛中提到，晶体管架构已从平面结构演进至鳍式场效应管（FinFET），现在又进一步迈向纳米片（Nanosheet）结构。在纳米片之后，垂直堆栈的nFET与pFET，称之为CFET，是一项可能的微缩候选方案。

台积电也已展示由约1000个晶体管所组成的CFET环形振荡器（ring oscillators），领先业界。

目前台积电最先进制程为2纳米，采用第一代纳米片（Nanosheet）晶体管技术，N2P制程预期今年下半年开始量产，N2X与N2U制程分别计划2027年及2028年量产。搭载超级电轨的A16制程则规画今年下半年生产就绪。

后续台积电A14制程预计于2028年进入量产，为第二代纳米片晶体管，采用NanoFlex Pro技术。与N2制程相比，A14将提供在相同功耗下，速度提升最高达15％；在相同速度下，最多可降低30％的功耗。

台积电还规画A13制程，是直接微缩A14制程而来。相较于A14，A13制程可节省6％的面积，并通过设计与技术协同优化，提供额外功耗与性能优势，预计于2029年进入生产。

另外，台积电搭载超级电轨的A12制程则规画2029年进入量产。